当产生门控时钟的人组逻辑多达一级时，证设计项目的可靠性显得很艰难。即使样机或建模结果没表明出有静态险象，但实质上依然有可能不存在着危险性。
一般来说，我们不应当用多级人组逻辑去钟触PLD设计中的触发器。 图1得出一个所含险象的多级时钟的例子。时钟是由SEL插槽掌控的多路选择器输入的。
多路选择器的输出是时钟（CLK）和该时钟的2方波（DIV2）。由图1的定点波形图显现出，在两个时钟皆为逻辑1的情况下，当SEL线的状态转变时，不存在静态险象。险象的程度各不相同工作的条件。
多级逻辑的险象是可以除去的。 图1有静态险象的多级时钟 图2得出图1电路的一种单级时钟的替代方案。图中SEL插槽和DIV2信号用作使能D触发器的使能输出末端，而不是用作该触发器的时钟插槽。使用这个电路并不需要可选PLD的逻辑单元，工作却可信多了。
有所不同的系统必须使用有所不同的方法除去多级时钟，并没相同的模式。 图2无静态险象的多级时钟 1行波时钟 另一种风行的时钟电路是使用行波时钟，即一个触发器的输入用于另一个触发器的时钟输出。如果细心地设计，行波时钟可以象全局时钟一样地可信工作。
然而，行波时钟使得与电路有关的定点计算出来显得很简单。行波时钟在行波链上各触发器的时钟之间产生较小的时间位移，并且不会远超过最坏情况下的创建时间、维持时间和电路中时钟到输入的延时，使系统的实际速度上升。 用计数刷转型触发器包含异步计数器经常使用行波时钟，一个触发器的输入钟控下一个触发器的输出，参见图3实时计数器一般来说是替换异步计数器的更佳方案，这是因为两者必须某种程度多的宏单元而实时计数器有较慢的时钟到输入的时间。
图4得出具备全局时钟的实时计数器，它和图3功能完全相同，用了某种程度多的逻辑单元构建，却有较慢的时钟到输入的时间。完全所有PLD开发软件都获取多种多样的实时计数器。
图3行波时钟 图4行波时钟转换成全局时钟 2多时钟系统 许多系统拒绝在同一个PLD内使用多时钟。最少见的例子是两个异步微处理器器之间的模块，或微处理器和异步通信地下通道的模块。由于两个时钟信号之间拒绝一定的创建和维持时间，所以，上述应用于引入了可选的定点约束条件。
它们也不会拒绝将某些异步信号同步化。 图5得出一个多时钟系统的实例。CLK_A借以钟触REG_A，CLK_B用作钟触REG_B，由于REG_A驱动着转入REG_B的人组逻辑，故CLK_A的下降沿相对于CLK_B的下降沿有创建时间和维持时间的拒绝。
由于REG_B不驱动馈到REG_A的逻辑，CLK_B的下降沿相对于CLK_A没创建时间的拒绝。此外，由于时钟的上升沿不影响触发器的状态，所以CLK_A和CLK_B的上升沿之间没时间上的拒绝。如图5右图，电路中有两个独立国家的时钟，可是，在它们之间的创建时间和维持时间的拒绝是无法确保的。在这种情况下，必需将电路同步化。
图6得出REG_A的值（如何在用于前）同CLK_B同步化。新的触发器REG_C由GLK_B触控，确保REG_G的输入合乎REG_B的创建时间。然而，这个方法使输入延时了一个时钟周期。
图5多时钟系统（定点波形示出CLK_A的下降沿相对于CLK_B的下降沿有创建时间和维持时间的约束条件） 图6具备实时寄存器输入的多时钟系统 在许多应用于中只将异步信号同步化还是过于的，当系统中有两个或两个以上非同源时钟的时候，数据的创建和维持时间很难获得确保，我们将面对简单的时间问题。最差的方法是将所有非同源时钟同步化。用于PLD内部的锁项环（PLL或DLL）是一个效果很好的方法，但不是所有PLD都具有PLL、DLL，而且具有PLL功能的芯片大多价格昂贵，所以除非有特殊要求，一般场合可以不用于带上PLL的PLD。
这时我们必须用于带上使能端的D触发器，并引进一个高频时钟。 图7有所不同源时钟 如图7右图，系统有两个有所不同源时钟，一个为3MHz，一个为5MHz，有所不同的触发器用于有所不同的时钟。为了系统平稳，我们引进一个20MHz时钟，将3M和5M时钟同步化，如图8右图。
20M的高频时钟将作为系统时钟，输出到所有触发器的的时钟末端。3M_EN和5M_EN将掌控所有触发器的使能末端。
即原本接3M时钟的触发器，接20M时钟，同时3M_EN将掌控该触发器使能，原相接5M时钟的触发器，也相接20M时钟，同时5M_EN将掌控该触发器使能。这样我们就可以将任何非同源时钟同步化。 图8同步化给定非同源时钟 另外，异步信号输出总是无法符合数据的创建维持时间，更容易使系统转入亚稳态，所以也建议设计者把所有异步输出都再行经过双触发器展开同步化。平稳可信的时钟是系统平稳可信的最重要条件，我们不需要将任何有可能所含毛刺的输入作为时钟信号，并且尽量只用于一个全局时钟，对多时钟系统要留意实时异步信号和非同源时钟。
本文关键词：米乐mile官网
本文来源：米乐mile官网-www.6bao6.com
